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目前最常用的ip版本是

發(fā)布時間：2023-04-08 16:42:37 稿源：創(chuàng)意嶺閱讀： 133

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本文目錄:

1、
2、
3、fpgaip核最多
4、TCP/ IP協(xié)議包含哪些層？

目前最常用的ip版本是

一、

二、

三、fpgaip核最多

一、背景

FIFO是FPGA項目中使用最多的IP核，一個項目使用幾個，甚至是幾十個FIFO都是很正常的。通常情況下，每個FIFO的參數(shù)，特別是位寬和深度，是不同的。

明德?lián)P(MDY)在2021年承擔了多個基于XILINX芯片的研發(fā)項目，包括VPX網(wǎng)絡透明傳輸項目(芯片為XC7K325T-2FBG900)、某高端測試儀項目(芯片為XCKU060-FFVA1156)、某網(wǎng)閘設備項目(芯片為XC7Z030-FBG676)等，另外，明德?lián)P自研了基于XC7K325T-2FBG900和基于XC7K410T-2FBG900芯片的核心板，在XILINX研發(fā)領域擁有豐富的經(jīng)驗。

這些項目都必須用到FIFO。如果按照通常做法，每種位寬和深度的IP，都要打開FIFO IP核界面、命名(命名不好不好分辨需要的FIFO)、設置參數(shù)、生成并編譯IP核，工作量可以想象出來是非常多的。更重要的是隨之而來的管理問題，如何管理這幾十個不同F(xiàn)IFO，如何檢查FIFO的設置是否正確，都是一個不小的挑戰(zhàn)。

對于我們專門承接項目的團隊，絕不可忍受如此重復、枯燥、容易出錯的工作。經(jīng)過精心研究，終于找到了一條實用的方法：使用XILINX的原語--xpm_fifo_async和xpm_fifo_sync。

XILINX原語xpm_fifo_async和xpm_fifo_sync在FPGA中，可以直接例化使用，并且可以參數(shù)化FIFO的位寬和深度的。即在設計時，不用生成FIFO IP，直接例化就可以使用了。

二、獲得參考代碼

打開VIVADO軟件，點擊上圖中的Language Templates，將會彈出Language Templates窗口，如下圖。

在Language Templates窗口中，依次點擊verilog、Xilinx Parameterized Macros(XPM)、XPM、XPM_FIFO，如上圖。可以看到有三種FIFO，分別是異步的XPM FIFO：xpm_fifo_async、AXI總線的FIFO：xpm_fifo_axis和同步的XMP FIFO：xpm_fifo_sync。

選擇xpm_fifo_async，右邊的Preview窗口，將出現(xiàn)xpm_fifo_async的注釋以及參考代碼。將此部分代碼拷出來，并將注釋刪除，剩下的是xpm_fifo_async的例化參考。

上圖是對xpm_fifo_async的參數(shù)例化部分。下面是需要重點關注并經(jīng)常使用的參數(shù)。

Ø FIFO_WRITE_DEPTH：FIFO的寫深度，其實就是在這里設置FIFO的深度，注意該值通常是2的N次方，如8、16、32、64等數(shù)。

Ø PROG_EMPTY_THRESH：FIFO的快空的水線。當FIFO存儲的數(shù)據(jù)量小于該水線時，F(xiàn)IFO的快空信號將會變高。

Ø PROG_FULL_THRESH：FIFO的快滿的水線。當FIFO存儲的數(shù)據(jù)量大于該水線時，F(xiàn)IFO的快滿信號將會變高，表示有效。

Ø READ_DATA_WIDTH：讀數(shù)據(jù)的位寬。

Ø WRITE_DATA_WIDTH：將數(shù)據(jù)的位寬。

Ø RD_DATA_COUNT_WIDHT：讀側(cè)數(shù)據(jù)統(tǒng)計值的位寬。

Ø WR_DATA_COUNT_WIDTH：寫側(cè)數(shù)據(jù)統(tǒng)計值的位寬。

上圖是對xpm_fifo_async的接口信號部分。下面是需要重點關注并經(jīng)常使用的信號。

Ø wr_clk：FIFO的寫時鐘

Ø rst：FIFO的復位信號，高電平有效。要注意的是，該信號是屬于寫時鐘域的。

Ø wr_en：FIFO的寫使能信號。

Ø din：FIFO的寫數(shù)據(jù)

Ø full：寫滿指示信號，當FIFO寫滿時，該信號變高。

Ø wr_data_count：FIFO存儲數(shù)據(jù)量指示信號，用來指示當前FIFO已經(jīng)寫入但未讀出的數(shù)據(jù)個數(shù)。

Ø rd_clk：FIFO的讀時鐘。

Ø rd_en：FIFO的讀使能。

Ø dout：FIFO讀出的數(shù)據(jù)。

Ø empty：FIFO的空指示信號。當其為1表示FIFO處于空狀態(tài)，當其為0，表示FIFO內(nèi)有數(shù)據(jù)。

三、定義自用的FIFO模塊

從第二步可以看出，xpm_fifo_async是可以參數(shù)化深度和位寬的。但xpm_fifo_async有很多參數(shù)和信號，并且其中有部分是不使用的。為了使用上的方便，可以自定義自用的FIFO模塊。

例如，明德?lián)P就定義了一個模塊mdyFifoAsy，該信號的接口信號如下圖?？梢钥闯?，名稱更加規(guī)范，并且定義常用的信號，如讀時鐘rd_clk，寫時鐘wrclk、寫使能wrreq等信號。

明德?lián)P還在模塊mdyFifoAsy定義了一些常用的參數(shù)，分別是FIFO深度參數(shù)：DEPT_W；FIFO位寬的參數(shù)：DATA_W，還有FIFO快滿參數(shù)AL_FUL和快空參數(shù)AL_EMP，如下圖。

接下來，就是在mdyFifoAsy中例化并使用xpm_fifo_async了。如下圖，就是對xpm_fifo_async的參數(shù)例化。將DEPT_W傳給FIFO_WRITE_DEPTH，DATA_W傳給READ_DATA_WIDTH等。

下圖是對xpm_fifo_async的信號例化。將不用的信號留空，將dout連到q，din連到data，wr_en連到wrreq等。您可以根據(jù)自己情況來定制FIFO。

四、應用

定制完自己的FIFO后，就可以直接例化使用了。

上圖就是使用了一個位寬為8，深度為256的FIFO。

上圖就是使用了一個位寬為18，深度為1024的FIFO。

FIFO是FPGA、芯片設計中，最常用的IP核，在存儲控制、算法實現(xiàn)、接口設計中，都少不了FIFO，因此合理并正確使用FIFO的技術就非常有必要了，明德?lián)P錄制了FIFO的訓練視頻，掌握后技術能力將有大提升。

通過上面介紹可知，通過此種方式，再也不用生成FIFO IP核啦，整個工程大小基本上可以減少一大半。

上面舉的例子是xpm_fifo_async，同步FIFO：xpm_fifo_sync的使用方法是類似的。

四、TCP/ IP協(xié)議包含哪些層？

TCP/IP協(xié)議包含應用層、傳輸層、網(wǎng)絡層和網(wǎng)絡接口層。

TCP/IP協(xié)議四層參考模型是一個抽象的分層模型，這個模型中，所有的TCP/IP系列網(wǎng)絡協(xié)定都歸類到4個抽象的“層”中。每一抽象層建立在低一層提供的服務上，并且為高一層提供服務。完成一些特定的任務需要眾多的協(xié)定協(xié)同工作，這些協(xié)定分布在參考模型的不同層中的，因此有時稱它們?yōu)橐粋€協(xié)定疊。 TCP/IP協(xié)議參考模型為TCP/IP協(xié)定量訂身制作。其中IP協(xié)定只關心如何使得數(shù)據(jù)能夠跨越本地網(wǎng)絡邊界的問題，而不關心如何利用傳輸媒體，數(shù)據(jù)如何傳輸。

目前最常用的ip版本是

TCP/IP協(xié)議的起源

TCP/IP協(xié)議這個名稱來源于其中兩個最重要的協(xié)定：傳輸控制協(xié)定（TCP）和互聯(lián)網(wǎng)協(xié)定（IP），它們也是最先定義的兩個協(xié)定。同許多其他協(xié)定一樣網(wǎng)絡傳輸協(xié)定也可以看作一個多層組合，每層解決數(shù)據(jù)傳輸中的一組問題并且向使用這些底層服務的高層提供定義好的服務。高層邏輯上與用戶更為接近，所處理數(shù)據(jù)更為抽象，它們依賴于低層將數(shù)據(jù)轉(zhuǎn)換成最終能夠進行實體控制的形式。

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